Alphabet, matriz de Google, presentó el martes un producto llamado Trillium en su familia de chips para centros de datos de inteligencia artificial que, según afirma, es casi cinco veces más rápido que su versión anterior.

"La demanda de la industria de ordenadores (de aprendizaje automático) se ha multiplicado por un factor de 1 millón en los últimos seis años, aproximadamente multiplicándose por 10 cada año", dijo el consejero delegado de Alphabet, Sundar Pichai, en una llamada informativa con periodistas. "Creo que Google fue construido para este momento, hemos sido pioneros (en chips de IA) durante más de una década".

El esfuerzo de Alphabet por construir chips a medida para los centros de datos de IA representa una de las pocas alternativas viables a los procesadores de gama alta de Nvidia que dominan el mercado. Junto con el software estrechamente vinculado a las unidades de procesamiento tensorial (TPU) de Google, los chips han permitido a la empresa hacerse con una parte significativa del mercado.

Nvidia controla aproximadamente el 80% del mercado de chips para centros de datos de IA, y la gran mayoría del 20% restante son diversas versiones de las TPU de Google. La empresa no vende el chip en sí, sino que alquila el acceso a través de su plataforma de computación en nube.

Según Google, el chip Trillium de sexta generación conseguirá un rendimiento informático 4,7 veces superior al del TPU v5e, un chip diseñado para alimentar la tecnología que genera texto y otros medios a partir de modelos de gran tamaño. El procesador Trillium es un 67% más eficiente energéticamente que el v5e.

El nuevo chip estará disponible para sus clientes de la nube a "finales de 2024", según la empresa.

Los ingenieros de Google lograron ganancias de rendimiento adicionales aumentando la cantidad de capacidad de memoria de gran ancho de banda y el ancho de banda general. Los modelos de IA requieren enormes cantidades de memoria avanzada, lo que ha supuesto un cuello de botella para aumentar aún más el rendimiento.

La empresa diseñó los chips para desplegarlos en vainas de 256 chips que pueden ampliarse a cientos de vainas.