Renesas Electronics Corporation ha anunciado que ha desarrollado tecnologías de circuitos para un chip de prueba de memoria magnetorresistiva de acceso aleatorio (STT-MRAM, en adelante MRAM) de par de transferencia de espín embebido con operaciones rápidas de lectura y escritura. Fabricado mediante un proceso de 22 nm, el chip de prueba de la unidad microcontroladora (MCU) incluye un conjunto de celdas de memoria MRAM embebidas de 10,8 megabits (Mbit). Alcanza una frecuencia de acceso de lectura aleatoria de más de 200 MHz y un rendimiento de escritura de 10,4 megabytes por segundo (MB/s).

A medida que las tecnologías IoT y AI siguen avanzando, se espera que las MCU utilizadas en los dispositivos finales ofrezcan un rendimiento más alto que nunca. Las frecuencias de reloj de la CPU de las MCU de alto rendimiento están en los cientos de MHz, por lo que, para lograr un mayor rendimiento, es necesario aumentar las velocidades de lectura de la memoria no volátil integrada para minimizar la brecha entre ellas y las frecuencias de reloj de la CPU. La MRAM tiene un margen de lectura menor que la memoria flash utilizada en las MCU convencionales, lo que dificulta la operación de lectura a alta velocidad.

Por otro lado, en cuanto al rendimiento de escritura, la MRAM es más rápida que la memoria flash porque no requiere ninguna operación de borrado antes de realizar las operaciones de escritura. Sin embargo, acortar los tiempos de escritura es deseable no sólo para el uso cotidiano, sino también para reducir los costes de escritura de patrones de prueba en los procesos de ensayo y de escritura de códigos de control por parte de los fabricantes de productos finales. La lectura de la MRAM se realiza generalmente mediante un amplificador diferencial (amplificador sensor) para determinar cuál de la corriente de la célula de memoria o de la corriente de referencia es mayor.

Sin embargo, como la diferencia de las corrientes de las células de memoria entre los estados 0 y 1 (la ventana de lectura) es menor para la MRAM que para la memoria flash, la corriente de referencia debe situarse con precisión en el centro de la ventana de lectura para que ésta sea más rápida. La tecnología recién desarrollada introduce dos mecanismos. El primer mecanismo alinea la corriente de referencia en el centro de la ventana según la distribución real de la corriente de las células de memoria de cada chip medida durante el proceso de prueba. El otro mecanismo reduce el desplazamiento del amplificador sensor.

Con estos ajustes se consigue una mayor velocidad de lectura. Además, en las configuraciones convencionales, hay una gran capacitancia parásita en los circuitos utilizados para controlar la tensión de la línea de bits para que no suba demasiado durante las operaciones de lectura. Esto ralentiza el proceso de lectura, por lo que se introduce en este circuito un esquema de conexión en cascada (Nota 1) para reducir la capacitancia parásita y acelerar la lectura.

Gracias a estos avances, Renesas puede lograr el tiempo de acceso de lectura aleatoria más rápido del mundo, de 4,2 ns. Incluso teniendo en cuenta el tiempo de preparación del circuito de interfaz que recibe los datos de salida de la MRAM, la empresa puede realizar la operación de lectura aleatoria a frecuencias superiores a 200 MHz.