Cadence Design Systems, Inc. ha anunciado que sus IP de PHY y controlador para la especificación PCI Express® (PCIe®) 5.0 en las tecnologías de proceso TSMC N7, N6 y N5 han superado las pruebas de certificación de PCI-SIG® en el primer evento del sector para el cumplimiento de la especificación PCIe 5.0 celebrado en abril. Las soluciones Cadence® fueron probadas al máximo y cumplieron con la velocidad total de 32GT/s para la tecnología PCIe 5.0. El programa de conformidad proporciona a los diseñadores procedimientos de prueba para evaluar que las interfaces PCIe 5.0 en sus diseños de sistema en chip (SoC) funcionarán como se espera.

La IP de Cadence para la tecnología PCIe 5.0 consiste en una PHY, un controlador complementario y una IP de verificación (VIP) dirigida a los diseños de SoC para aplicaciones de computación, redes y almacenamiento a hiperescala de muy alto ancho de banda. Con el subsistema de PHY y controlador de Cadence para la arquitectura PCIe 5.0, los clientes pueden diseñar SoCs extremadamente eficientes desde el punto de vista energético y acelerar el tiempo de comercialización.
La IP de Cadence para la arquitectura PCIe 5.0 es compatible con la estrategia de diseño de sistemas inteligentes de la compañía, que permite la excelencia en el diseño de SoCs de nodo avanzado. Los kits de diseño PCIe 5.0 para las tecnologías de proceso N7, N6 y N5 de TSMC ya están disponibles para su licencia y entrega. La completa cartera de soluciones IP de diseño de Cadence en los procesos avanzados de TSMC también incluye soluciones IP de 112G, 56G, die-to-die (D2D) y de memoria avanzada.